IBM rompe la barrera del nanómetro con su nueva tecnología de chips de 0,7 nm

IBM ha dado un paso importante en la carrera por seguir reduciendo el tamaño de los transistores. La compañía asegura haber fabricado el primer chip de prueba basado en una tecnología de clase 0,7 nm, también denominada 7 ångströms o 7A, lo que la situaría por debajo de la barrera simbólica del nanómetro.

No estamos hablando todavía de un proceso listo para producir chips comerciales en masa, sino de una demostración de investigación. Aun así, el avance es relevante porque introduce una arquitectura de transistores llamada nanostack, que podría abrir la puerta a mejoras muy notables en rendimiento, eficiencia energética y densidad.

Según IBM, esta tecnología podría ofrecer hasta un 50% más de rendimiento y hasta un 70% más de eficiencia energética frente a su nodo de clase 2 nm, presentado en 2021. Además, la compañía habla de una mejora del 40% en la densidad de SRAM, un dato especialmente interesante en una época en la que aumentar la densidad de memoria integrada se ha vuelto cada vez más difícil.

 

IBM cruza la barrera del nanómetro con su tecnología de 0,7 nm

Durante años, los nombres de los nodos de fabricación han dejado de corresponderse directamente con las dimensiones físicas reales de los transistores. Es decir, que hablar de 2 nm, 1 nm o 0,7 nm no significa que todos los elementos del chip midan exactamente eso.

Aun así, la denominación sigue siendo útil para situar cada generación tecnológica dentro de la evolución de los semiconductores. En este caso, IBM presenta su proceso de clase 7A como una plataforma pensada para generaciones posteriores a los 2 nm, con una arquitectura mucho más tridimensional que la utilizada actualmente.

La clave del avance está en los llamados transistores nanostack, una aproximación que recuerda conceptualmente a los futuros transistores CFET, aunque IBM ha optado por un método de fabricación bastante distinto.

 

Qué son los transistores nanostack

En los chips actuales, los transistores de tipo n y tipo p se colocan normalmente uno al lado del otro dentro de una misma capa activa. Esta organización lateral ha funcionado durante décadas, pero cada nueva generación lo tiene más difícil para seguir reduciendo espacio sin disparar la complejidad.

IBM plantea una idea diferente: colocar los transistores complementarios en niveles verticales separados, en lugar de situarlos uno junto al otro. De esta forma, una pareja CMOS formada por un transistor n y otro p pasa de ocupar una superficie bidimensional a integrarse en una estructura apilada en 3D.

El resultado es una reducción importante del espacio lateral necesario. Dicho de forma sencilla, IBM intenta ganar densidad no solo haciendo los elementos más pequeños, sino también reorganizándolos de manera más inteligente.

Esta aproximación permitiría alcanzar una densidad de transistores muy superior a la de su tecnología de 2 nm, sin depender únicamente de la reducción clásica de tamaño en el plano del chip.

 

Dos obleas en lugar de una

La parte más llamativa del anuncio es la forma en la que IBM construye estos transistores nanostack. En lugar de fabricar los transistores n y p sobre una misma oblea, la compañía los crea en obleas diferentes y posteriormente los une mediante una técnica de bonding dieléctrico ultrafino.

Esta separación tiene una ventaja clara: permite optimizar cada tipo de transistor de forma independiente.

Los transistores de tipo n utilizan electrones como portadores de carga, mientras que los de tipo p funcionan con huecos electrónicos. Aunque ambos forman parte de la lógica CMOS, sus necesidades eléctricas y físicas no son idénticas. En los procesos actuales, al fabricarse en la misma oblea y con materiales muy similares, el margen para optimizarlos por separado es limitado.

Al construirlos en obleas distintas, IBM podría ajustar materiales, condiciones de proceso, geometría o técnicas de tensión mecánica de manera específica para cada capa. En teoría, esto permite extraer más rendimiento y eficiencia de cada transistor.

 

Más rendimiento, menos consumo y mayor densidad

Las cifras anunciadas por IBM son ambiciosas. Frente a su tecnología de clase 2 nm basada en transistores nanosheet gate-all-around, el nuevo proceso de clase 0,7 nm promete:

• Hasta un **50% más de rendimiento**.
• Hasta un **70% más de eficiencia energética**.
• Un **40% más de densidad en SRAM**.
• Mejoras aún mayores en densidad para lógica.

La mejora en SRAM es especialmente importante porque esta memoria ocupa una parte significativa de muchos chips modernos, sobre todo en procesadores avanzados, aceleradores de IA y diseños para centros de datos. Aumentar su densidad sin comprometer rendimiento ni consumo es uno de los grandes retos de la industria.

Además, las mejoras en rendimiento por vatio son cada vez más críticas. No basta con fabricar chips más rápidos: también deben consumir menos energía y generar menos calor, especialmente en el contexto de la inteligencia artificial y los centros de datos, donde el consumo eléctrico se ha convertido en un problema de primer orden.

 

No todo son ventajas: los grandes retos de fabricar chips apilados

Aunque la idea de usar dos obleas y apilar transistores tiene mucho potencial, también introduce enormes desafíos de fabricación.

El primero es la alineación. Para que el chip funcione correctamente, las dos obleas deben quedar alineadas con una precisión extrema. Cualquier pequeño defecto en la unión puede inutilizar la estructura.

El segundo problema es el rendimiento de fabricación. En semiconductores, no basta con demostrar que algo funciona una vez en laboratorio. Para que una tecnología sea comercialmente viable, debe poder fabricarse con un porcentaje aceptable de chips funcionales por oblea. Al duplicar capas activas y añadir pasos de unión, adelgazamiento y procesamiento adicional, el riesgo de defectos aumenta.

También hay desafíos en el enrutamiento eléctrico y en la entrega de energía. Con dos niveles activos de transistores, llevar señales y alimentación a todas las partes del chip puede volverse más complicado.

Y luego está el problema del calor. Si una de las capas activas queda más alejada del disipador o de la superficie de evacuación térmica, refrigerar el chip puede ser más difícil. Esto resulta especialmente delicado en procesadores de alto rendimiento y aceleradores de IA, que ya trabajan cerca de los límites térmicos.

 

Una tecnología prometedora, pero probablemente cara

IBM no ha detallado los costes de fabricación de esta tecnología, pero es razonable pensar que no será barata. Utilizar dos obleas avanzadas, unirlas con precisión y añadir pasos adicionales al proceso incrementa la complejidad.

Por eso, esta arquitectura podría tener más sentido en chips de muy alto valor, como aceleradores de inteligencia artificial para centros de datos, procesadores especializados o soluciones de computación de alto rendimiento. En esos mercados, una gran mejora en rendimiento por vatio puede justificar costes de producción más elevados.

En cambio, para procesadores de consumo, móviles o chips generalistas, el coste adicional podría ser más difícil de asumir. En esos segmentos, otras arquitecturas más convencionales, como los futuros CFET monolíticos, podrían resultar más prácticas.

También conviene recordar que el chip mostrado por IBM es un prototipo de investigación, descrito como del tamaño de una uña. Eso no equivale a fabricar grandes chips comerciales cercanos al límite de retícula, que son mucho más difíciles de producir con buen rendimiento.

 

IBM no ha usado High-NA EUV en este avance

Otro detalle interesante es que esta tecnología de 0,7 nm no depende, al menos por ahora, de litografía High-NA EUV. IBM desarrolla estas tecnologías en sus instalaciones de investigación en Albany, Nueva York, donde no dispone de este tipo de equipos.

En su lugar, el avance se habría logrado con herramientas Low-NA EUV, más maduras y utilizadas actualmente en la industria. Esto puede ser positivo desde el punto de vista del rendimiento inicial, ya que trabajar con una tecnología de litografía más conocida reduce parte de la incertidumbre.

Sin embargo, a largo plazo la industria sí mira hacia High-NA EUV para continuar escalando. Estas máquinas tienen un campo de exposición más reducido que las Low-NA EUV, lo que obliga a utilizar técnicas de stitching para chips grandes. Ese tipo de pasos adicionales puede complicar aún más la fabricación y afectar al rendimiento.

IBM sugiere que sus próximos nodos sí podrían aprovechar High-NA EUV, por lo que la compañía probablemente ya estudia cómo combinar estas herramientas con sus nuevas arquitecturas de transistor.

 

No es un nodo listo para fabricar chips comerciales

Es importante poner el anuncio en contexto. IBM ya no opera como un fabricante de chips comerciales al estilo de TSMC, Samsung o Intel Foundry. Sus avances en procesos de fabricación suelen funcionar como una base de investigación, patentes y conocimiento técnico que otros socios pueden aprovechar para desarrollar nodos de producción reales.

Un ejemplo es Rapidus, que licenció la tecnología de 2 nm de IBM con el objetivo de desarrollar un nodo avanzado en Japón. Aun así, convertir una tecnología de laboratorio en un proceso competitivo de fabricación masiva es una tarea extremadamente compleja.

Por tanto, el anuncio de IBM no significa que vayamos a ver chips de 0,7 nm en portátiles, móviles o servidores de forma inmediata. Lo que sí indica es que la industria sigue explorando caminos para superar los límites de las arquitecturas actuales.

 

Producción en masa en los próximos cinco años, según IBM

IBM cree que la tecnología nanostack podría tener sentido para generaciones sub-1 nm y llegar a producción en masa dentro de los próximos cinco años. Es una previsión ambiciosa, pero no imposible si se tiene en cuenta la presión que existe sobre la industria para seguir mejorando rendimiento y eficiencia.

La inteligencia artificial, la computación en la nube y los centros de datos están empujando la demanda de chips cada vez más potentes. Al mismo tiempo, el consumo energético se ha convertido en una preocupación clave. En ese contexto, una tecnología capaz de ofrecer grandes mejoras de rendimiento por vatio puede resultar muy atractiva.

Aun así, quedan muchas preguntas abiertas. IBM no ha explicado en detalle la viabilidad económica del proceso, ni su rendimiento de fabricación, ni cómo se comportaría esta arquitectura en chips grandes y complejos. Tampoco está claro qué socios podrían llevarla a producción comercial ni en qué tipo de productos debutaría.